跨时钟域（CDC）设计汇总

以下是本博客中所有与跨时钟域设计相关的内容：

        FPGA的复位设计要醒目点啦

        FPGA同步复位、异步复位、异步复位同步释放

        FPGA设计的“打拍（寄存）”和“亚稳态” 到底是什么？

        同步FIFO的两种Verilog设计方法（计数器法、高位扩展法）

        异步FIFO的Verilg实现方法

        关于异步FIFO设计，这7点你必须要搞清楚

        Verilog实现的格雷码与二进制码的互相转换

        FPGA中亚稳态的理解（Understanding Metastability in FPGAs）

        跨时钟域处理解析（一）（Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog）

        跨时钟域处理解析（二）（Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog）

        跨时钟域处理解析（三）（Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog）

        跨时钟域（CDC）设计方法之单bit信号篇（一）

        跨时钟域（CDC）设计方法之多bit信号篇（一）