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思考题解答：如何设计一个组合电路，能够检测 4 位输入是否为质数（2,3,5,7,11,13）？
今天是 2025 年 4 月 3 日，星期四，农历三月初六，晚间 22:41。在上一章我们探讨了数字逻辑基础后，本章将深入数字电子技术的核心模块 —— 组合逻辑电路。这些电路构成了现代数字系统的基本处理单元，其输出仅取决于当前输入状态，没有记忆功能。
一、组合电路设计基础
1.1 设计方法论
组合逻辑电路的设计遵循一套系统化的流程：
- 需求分析：明确输入输出关系
- 真值表构建：列出所有可能的输入组合及对应输出
- 逻辑表达式推导：通常采用标准形式（SOP 或 POS）
- 化简优化：使用卡诺图或代数法
- 电路实现：选择适当的逻辑门实现
示例：设计一个 3 输入多数表决电路（当≥2 个输入为 1 时输出 1）
对于 3 输入多数表决电路，设输入为 A、B、C，输出为 Y。真值表如下：
| A | B | C | Y |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 |
| 0 | 1 | 0 | 0 |
| 0 | 1 | 1 | 1 |
| 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 1 |
| 1 | 1 | 0 | 1 |
| 1 | 1 | 1 | 1 |
根据真值表可得到逻辑表达式：Y = A'B'C + A'BC' + AB'C + ABC
通过卡诺图化简后可得：Y = AB + AC + BC
1.2 标准形式选择
- 积之和 (SOP)：由与项相或构成，适合实现输出为 1 的情况
- 和之积 (POS)：由或项相与构成，适合实现输出为 0 的情况
- 最小项与最大项：SOP 使用最小项 (m)，POS 使用最大项 (M)
二、核心组合电路组件
2.1 编码器与解码器
- 优先编码器 (8 线 - 3 线)
verilog：
module priority_encoder(
input [7:0] D,
output reg [2:0] Y,
output valid
);
always @(*) begin
casex(D)
8'b1xxxxxxx: Y = 3'b111;
8'b01xxxxxx: Y = 3'b110;
// ...其他情况
8'b00000001: Y = 3'b000;
default: Y = 3'b000;
endcase
end
assign valid = |D;
endmodule
- 3-8 线解码器应用
- 存储器地址译码
- 七段显示驱动
- 指令解码单元
2.2 多路选择器与分配器
- 4 选 1 MUX 的两种实现方式：
- 与或门实现：使用 2 位选择信号控制 4 个与门
- 传输门实现：CMOS 工艺中的高效方案
- 创新应用：使用 MUX 实现逻辑函数
F = A'B'C + A'BC' + AB'C + ABC'
可用 8 选 1 MUX 直接实现，将 ABC 作为选择端
三、算术运算电路
3.1 加法器演进
- 半加器：不考虑进位输入
Sum = A ⊕ B
Cout = A·B
- 全加器：处理进位链
verilog
module full_adder(
input A, B, Cin,
output S, Cout
);
assign S = A ^ B ^ Cin;
assign Cout = (A&B)|(B&Cin)|(Cin&A);
endmodule
- 超前进位加法器：并行计算进位，突破进位传播延迟瓶颈
进位生成 (G) 和传播 (P) 概念
4 位 CLA 的典型结构
3.2 比较器与 ALU
- 4 位比较器功能表：
输入关系 输出
A > B GT=1
A = B EQ=1
A < B LT=1
- 简易 ALU 设计示例：
verilog
module simple_alu(
input [3:0] A, B,
input [1:0] op,
output reg [3:0] Y,
output Cout
);
always @(*) begin
case(op)
2'b00: Y = A & B;
2'b01: Y = A | B;
2'b10: {Cout,Y} = A + B;
2'b11: Y = A ^ B;
endcase
end
endmodule
四、组合电路的高级话题
4.1 冒险与竞争
- 静态冒险：
- 产生原因：信号路径延迟差异
- 消除方法：
- 增加冗余项
- 引入选通脉冲
- 使用同步设计
- 动态冒险：
多级电路中的脉冲序列问题
解决方案：严格限制信号变化时序
4.2 可编程逻辑器件
| 类型 | 特点 | 适用场景 |
|---|---|---|
| PAL | 固定 OR 阵列 + 可编程 AND | 简单逻辑实现 |
| PLA | 双可编程阵列 | 中等复杂度电路 |
| CPLD | 多 PAL 块 + 可编程互连 | 复杂组合时序混合电路 |
- 现代 FPGA 中的查找表 (LUT)：
4 输入 LUT 可实现任意 4 变量组合逻辑
6 输入 LUT 成为高端 FPGA 主流配置
实践项目建议
- 基础项目：
- 使用 Verilog 实现 7 段显示译码器
- 搭建 4 位快速乘法器（基于加法器和移位）
- 使用 Verilog 实现 7 段显示译码器
- 进阶挑战：
- 设计一个支持 8 种运算的 8 位 ALU
- 实现桶形移位器 (barrel shifter) - 工具推荐：
- 仿真：ModelSim/QuestaSim
- 综合：Yosys（开源）
- 开发板：Basys3/Nexys4 DDR
在下一章中，我们将探讨数字电子技术的另一个核心领域 —— 时序逻辑电路，介绍触发器、寄存器以及有限状态机等关键概念，这些内容将帮助您理解数字系统如何实现 "记忆" 功能。
思考题解答：如何设计一个组合电路，能够检测 4 位输入是否为质数（2,3,5,7,11,13）？
-
需求分析：输入为 4 位二进制数，设为 A [3:0]，输出为一个信号 Y，表示该数是否为质数，Y = 1 表示是质数，Y = 0 表示不是质数。
-
真值表构建：4 位二进制数范围是 0 到 15，我们只需考虑其中的质数情况：
| A [3] | A [2] | A [1] | A [0] | Y |
|--|--|--|--|--|
| 0 | 0 | 1 | 0 | 1 | // 2
| 0 | 0 | 1 | 1 | 1 | // 3
| 0 | 1 | 0 | 1 | 1 | // 5
| 0 | 1 | 1 | 1 | 1 | // 7
| 1 | 0 | 1 | 1 | 1 | // 11
| 1 | 1 | 0 | 1 | 1 | // 13
| 其他情况 | | | | 0 | -
逻辑表达式推导：根据真值表，可得到逻辑表达式：
Y = A [3]' & A [2]' & A [1] & A [0]' // 2- A[3]' & A[2]' & A[1] & A[0] // 3
- A[3]' & A[2] & A[1]' & A[0] // 5
- A[3]' & A[2] & A[1] & A[0] // 7
- A[3] & A[2]' & A[1] & A[0] // 11
- A[3] & A[2] & A[1]' & A[0] // 13
-
化简优化：该表达式已经较为简单，无需进一步化简。
-
电路实现：可以使用与门和或门来实现上述逻辑表达式。
以下是使用 Verilog 实现的代码：
verilog
module prime_detector(
input [3:0] A,
output Y
);
assign Y = (~A[3] & ~A[2] & A[1] & ~A[0]) // 2
| (~A[3] & ~A[2] & A[1] & A[0]) // 3
| (~A[3] & A[2] & ~A[1] & A[0]) // 5
| (~A[3] & A[2] & A[1] & A[0]) // 7
| (A[3] & ~A[2] & A[1] & A[0]) // 11
| (A[3] & A[2] & ~A[1] & A[0]); // 13
endmodule
通过以上设计方案，我们成功构建了一个能够检测 4 位输入是否为质数的组合电路。希望这个解答能够帮助您更好地理解组合逻辑电路的设计方法。