博主最近刚开始学习FPGA设计，选用的开发语言是目前比较流行的Verilog，教材选用的是北京航空航天大学出版的《夏宇闻Verilog HDL数字系统设计教程》（第四版），这本书也是比较经典的一本教材，第四版是它的最新版本。在学习的过程中，博主对每一章的知识点进行了梳理，对其中重要的知识点（博主认为的）都做了归纳，当然也有些知识点被博主舍弃掉了。学习的过程中也存在一些没看太明白的地方，对于这些内容，有的没写在总结里，有的在总结里标注出了“存疑”二字，请各位读者阅读时留意。最后也欢迎各位读者指出文章中出现的错误!
目录
第一章 Verilog基础知识
1.1 Verilog HDL开发的优势：
语法简单，可综合性与系统仿真性能强，支持模拟电路描述，代码与工艺无关，重用性高，有大量IP核可供使用。
1.2 软核、固核与硬核：
软核：经验证的实现特定功能的电路结构的Verilog HDL模型；
固核：在现场可编程门阵列FPGA上实现的、经验证的电路结构编码文件；
硬核：在专用集成电路ASIC上实现的、经验证的电路结构版图掩膜。
扫描二维码关注公众号，回复：
2590253 查看本文章
1.3 Verilog HDL设计流程：
功能划分（主要采用自顶向下的设计原则）、代码编写、功能仿真、综合、实现、下载。
注：Verilog HDL语法的两个部分
数字系统设计主要在RTL级进行，Verilog HDL语法分为两部分，可综合部分与不可综合部分，前者用来描述电路，后者用来测试前者描述电路的功能，进行功能仿真