1.従来のマルチチップモジュールパッケージング技術
金型2型通信は、回路基板、信頼性の高い、集積欠点は、比較的低密度であるという利点によって達成されます。それは非常にオリジナルの方法です。
例：4つのチップレットAMDナポリとの間の通信も、このアプローチを使用します。
シリコンインターポーザパッケージパッケージング技術の2. -2.5D
シリコンインターポーザは、
接続する役割を果たしています
欠点は、次のとおり増加した厚さは、コストの増加は、すべてのモデルはもともと不必要にコストを増大させるビアTSV技術を介して死ななければなりません。
現在では、業界のほとんどは、基本的に単一パッケージプロセッサのパッケージング技術です。
例：GPU、
左計算エンジンであり、右側がシリコンインターポーザの相互接続の方法の両方を使用して、HBMメモリを積層します。
3. EMIB組み込みマルチダイインターコネクト・ブリッジ相互接続マルチチップパッケージ技術埋め込まれた独自の2.5Dパッケージ-intel
唯一のシリコン橋と呼ばれる橋を追加するために、仲介キャンセル。
利点はありません：パッケージの厚さを増加させることなく、何のインターポーザー; Die2Die通信が唯一の橋、他の歩行パッケージ基板を行く、TSVコストを削減し、必須ではありません。Die2Dieより最近、高速、低損失。
例：インテルのStratix FPGA製品は、一緒にEMIB独自の計算コアとメモリチップを使用しました。
技術、専用インテル概念2019のみをパッケージ4. Foveros。
コアAMDサージに対応して、大規模なチップを成長させることで、マルチコア難易度を統合し、将来の傾向は、チップレットは、ローマのようAMDのように、道を相互に接続されます
通信が比較的小さい、シリコン基板上の通信を考慮する必要があり、配線距離は一般的に高価であるウェハ上のダイのダイのコスト
そのようなパッケージング技術は、さらに、接続遅延の減少を短縮するために、ダイ上のダイのさらに複数、及び対向するように配置された面に焦点を当てます。
しかし、代わりにEMIB Foverosのではないが、例えば、共存をEMIBことがあります。
左边的HBM的die和右边的Foveros的封装之间通过EMIB互联。
左边的内存是3D Stack，结合Foveros一定程度是将整个芯片进化到3D封装了。
据称Intel将会在自己2020年发布的GPU卡上使用这种3D封装的技术。
参考文献：
前三种对比图片：
Intel对自家的EMIB技术的优势的介绍
Wikichip上对foveros的介绍
知乎上对前三种技术的优劣势的对比
名词解释：
Package Substrate 基板封装
Through Silicon Vias 过孔技术
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