一、序言
赛琳思FIFO生成器逻辑核是应用于顺序存储和索引的先进先出的存储队列。对于所有FIFO来说，通过配置实现以最小资源达到最大传输性能（高达350MHZ）的目的，FIFO逻辑核提供了这种最佳解决方案。用户可以根据需要设置赛琳思核生成器的结构，包括宽度、深度、状态标志、存储类型和读写端口比。
这个文档描述了FIFO生成器逻辑核的功能，详细说明了此逻辑核的接口参数，同时还定义了输入和输出信号。更详细的FIFO生成器逻辑核设计说明，请参考《FIFO
Generator User Guide》。
1、FIFO深度高达4,194,304字；
2、 FIFO数据宽度为1到256位；
3、非对称端口比（读写端口比范围从1：8到8：1）；
4、 异步或同步时钟域；
5、可选的存储类型（块随机存储、分布式随机存储、移位寄存器或者Virtex-4内建FIFO）；
6、First-word fall-through（FWFT）；
7、 满和空状态标记，用预留字来标记全满和全空；
8、可编程的满和空状态，可以通过自定义相应内容或输入端口来实现；
9、 配置握手信号；
10、 完全可配置的赛琳思核生成系统。
二、应用
在数字设计中，需要对具有数据操作任务的FIFO功能进行约束管理，如如跨时钟、低延迟缓存、总线宽度变化等。如下图1中，高亮部分是FIFO生成器支持的众多功能中的一种。以下设计了两个时钟域和写数据总线是读数据总线的4倍的例子。对于FIFO生成器来说，它能通过定制特殊的需求来生成最优的解决方案。
三、功能概述
时钟实现操作
FIFO生成器可以把FIFO配置成独立时钟或共用时钟进行读写操作。如果FIFO生成器把时钟配置成独立时钟时，可以让用户实现专用的时钟读写功能。FIFO生成器能生成最优化的时钟核把数据缓存到单一的时钟域。
Virtex-4 内建FIFO
FIFO生成器支持Virtex-4 内建FIFO模式，使能大量的FIFO将内置的FIFO宽度和深度级联。它还有内核扩展了这种能力，能通过创建可选的状态标志来实现不能内建的FIFO宏定义。
First-word fall –throuht(FWFT)
First-word fall –throuht(FWFT)实现了FIFO不需要通过读操作就可以预取下一个字的这种写属性。当在FIFO里获取数据时，首字会自动出现在输出总线上（DOUT）。FWFT应用于低延迟访问数据和阻碍读数据。FWFT支持块存储和风布式存储所用的独立时钟模式。
存储类型
FIFO生成器可以从块存储、分布式存储、移位寄存器或者Virtex-4内建FIFO中创建相应的FIFO。它生成的核具有向下兼容的特性。下表列出了应用测试数据：
非对称宽度比
生成的FIFO能读写不同的端口宽度，同时能自动转换数据宽度。非对称宽度比支持的比例范围为1：8到8：1。可以通过相应的FIFO把块存储配置为独立的读、写时钟。
FIFO生成器配置
表2简要的列出所支持的存储和时钟配置
独立时钟：块存储和分布式存储
这个实现类型允许用户选择块存储或分布式存储同时支持读写数据访问独立的时钟域。读状态和写状态的同步时钟。FIFO中可设置的属性类型有非对称宽度比（不同的读写接口宽度）、状态标志（满、接近满、空和接近），还可以是用户自己定义门限范围的空和满标志。相对于它们各自的时钟域，FIFO中有读数据计数和写数据记数用于指示所存储字的数量。另外，选择握手和错误标志可获的（写应答，上溢、有效、下溢）。
独立时钟：Virtex-4 内建FIFO
在Virtex-4 架构中允许用户选择内建的FIFO。可以通过读时钟和写时钟分别对读写进行同步。Virtex-4 内建FIFO支持的配置属性包括状态标志（空和满）和用户自己定义的空和满的门限标志。另外，选择握手和错误标志可获的（写应答，上溢、有效、下溢）。
共同时钟：块存储、分布式存储、移位寄存器
在这个实现类型里用户可以选择块存储、分布式存储或移位寄存器和读写访问同步时钟。它支持的可配置属性包括状态标志（满、接近满、空和接近空）和用户自定义的空和满的门限标志。另外，握手和错误标志选项支持（写应答、上溢、有效和下溢）还有计数器记录FIFO中存储字的数量。
共同时钟：Virtex-4 内建FIFO
在Virtex-4架构中，实现种类允许用户选择内建的FIFO来支持读写数据访问时钟同步。它支持的可配置属性包括状态标志（满和空）和用户自定义的空和满的门限标志。另外，握手和错误标志选项可获得（写应答、上溢、有效和下溢）。
FIFO生成器属性
表3中概括了FIFO生成器属性所支持的每一个时钟配置和存储类型。想要了解更详细的说明信息，请参考《FIFO Generator User Guide》。
FIFO接口
接下的章节说明FIFO接口的定义。图2解释了FIFO核中的支持单独读写时钟的标准和可选信号。
接口信号：FIFO的独立时钟
表4中定义的RST信号，通过RST可以复位整个内核逻辑（读写时钟域）。应用以前它是一种核内部同步化的异步输入需要用户进行硬件复位。详细的信息参照《FIFO Generator User Guide》。
表5定义了独立时钟的写接口，这个写接口信号分配到所需要的和选中的信号中，并且所有的信号通过WR_CLK进行同步。
表6定义了独立时钟的读接口，这个读接口信号被分配到所需要的和选中的信号中，并且所有信号通过RD_CLK进行同步。
接口信号：FIFO的公共时钟
表7定义了公共读写时钟信号。表中定义的标准和可选的接口信号和除reset外的所有信号都是通过公共CLK来同步的。更详细的信息参照《FIFO Generator User Guide》。
资源利用率与性能
依靠定制内核时所选的配置和属性FIFO的性能和资源利用率也不同。下表提供了FIFO配置的最大性能时所需的资源。表8中提供的没有可选属性的FIFO配置信息。性能参考于Virtex-II 2v3000-5和Virtex-4 4vlx15-11。
表9提供了多门限输入的FIFO配置。性能参考于Virtex-II 2v3000-5和Virtex-4 4vlx15-11。
表10列出FIFO配置为Virtex-4内置FIFO没有可选属性的结果。
