【Mark】时序逻辑电路

概述

• 时序电路有记忆功能，1.具有存储功能（存储电路） 2.具有反馈电路
• 存储电路存的是以前的电路状态
• 输出由电路的输入和原来的状态共同决定
  任何时刻的输出，都和该时刻输入、该时刻电路的状态（即，以前的外部输入）有关
• 存储单元电路：能存储一位二值信号的器件，最常用的1.锁存器 2.触发器
• 描述时序逻辑电路，用逻辑方程，状态图
• 同步时序电路，所有存储单元的状态改变是在统一的时钟脉冲控制下同时发生的
• 异步时序电路，不同的时钟控制

锁存器

• 直接由激励信号控制电路状态的存储单元
• 最基本单元：RS锁存器（Reset-set，复位-置位）
• 状态，用输出端Q的值来命名的
  : ①无激励时，保持
  ②R_D端有激励时（R_D = 1），置0
  ③S_D端有激励时，置1
  ④S_DR_D都有激励时，不正常工作状态，禁止
• 由两个交叉耦合的或非门构成时，R_D与Q对应
• 改为由与非门构成时，1.输入信号位置改变 2.形式改为S_D非R_D非（即低电平有效）
• 特性方程：
  Q_n+1 = S_D + R_D非Qⁿ
  S_DR_D = 0
• 门控锁存器，为了解决空翻，控制激励信号的输入（控制锁存器状态转换的时间）
• C = 0时，关门，此时输入无效
• C = 1时，开门，和没有门控的功能一样
• 门控D锁存器，将RS改为单路数据D（注意原理电路中的两个非号“ ◦ ”）

触发器

• 空翻现象：输入信号(激励信号)发生多次变化，输出状态也发生多次变化。
• 瞬态特性不稳定会产生振荡现象
• 还是为了防止空翻，利用一个称为 “时钟” 的特殊时控信号去限制存储单元状态的改变时间（门控的改进，钟控）
• 按照组成结构分为：1.主从触发器 2.边沿触发器
• 时钟信号CLK低电平时，前半拍，此时主锁存器被选通(工作状态)，从锁存器被封锁(保持状态)
• 后半拍，低电平到高电平时，主锁存器保持，从锁存器按照与主锁存器相同的输出状态工作（这个是上升沿）
• CLK的一个变换周期，一个脉冲
• 主从D触发器，就是用两个D锁存器
• 主从JK触发器，当两输入端都有激励信号时，不再禁止，而是反转当前的状态
• 边沿触发器，因为在主从触发器中前半拍时可能会出现空翻现象，所以缩短其前半拍时间为时钟信号状态改变的一瞬间，这就是边沿触发器
• 边沿D触发器，又叫维持阻塞边沿D触发器，其前半拍为上升沿，就是在低电平转换为高电平的一瞬间，输入端的数据流入主锁存器，然后主锁存器保持，从锁存器输出

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