5.7.6 分频模块的 VHDL 设计
分频模块(u4:FregDiv)用于完成图5-20中的clkin8分频功能，同时输出同相和正交两路位同步信号cki及ck下面该模块的HDL程清单。
-FrcgDiv.yld文件的程序代码
library IEEE:
USeIEEE.STD LIC I64.ALI:
USC IEEE.STD LOC ARITH.ALL:
USeIEEESTD LOGC UNSIGNED.ALL:
eniy Fregliw is
Pim:m LOclk4:in T LO
eIk in:in SD LOGIC;
cIk1:ou TLO
clkQ:mt STD LO
cud FrcgLiv:
archiecture Behavioral ofFregliy ig
bcga
-对cki进行8分频，输出同相及正交两路位同步时钟信号pθ穴鸛騅麵劳oCcEsirst.clk4)
variable e: sbd logie vector(2 downto 0);
bepinif rst-'l' chen
C:≡"①0О"
elk l<-0';
clk C-c-'0
elsif rising edge(clk4)rhn
if elk iジï翠飒挠腕橞哨'! thcn
c:-ぎ総弗圍长l;end if.
clk e-mot c(2):
clk Ox= c(2)