`timescale 1ns/1ns
//`define clock_period 41 //系统时钟24M，所以周期为41ns
`define clock_period 8//这里因为要120M，所以8ns
module test1_tb;
reg clk100M,locked,rst_n;
reg rst_nr1, rst_nr2;
initialclk100M=1'b1;
initiallocked=1'b1;
always#(`clock_period/2)clk100M=~clk100M;
initial
repeat(10)
begin
rst_n= 1'b0;
#(`clock_period*200);
rst_n= 1'b1;
#(`clock_period*20);
End
always @(posedge clk100M)
begin
if(!rst_n)
begin
rst_nr1<= 1'b0;
rst_nr2<= 1'b0;
end
else
begin
rst_nr1<= 1'b1;
rst_nr2<= rst_nr1;
end
end
assign sys_rst_n= rst_nr2 & locked;
endmodule
`timescale 1ns/1ns
//`define clock_period 41 //系统时钟24M，所以周期为41ns
`define clock_period 8//这里因为要120M，所以8ns
module test1_tb;
reg clk100M,locked,rst_n;
reg [1:0]rst_nr;
initialclk100M=1'b1;
initiallocked=1'b1;
always#(`clock_period/2)clk100M=~clk100M;
initial
repeat(10)
begin
rst_n= 1'b0;
#(`clock_period*200);
rst_n= 1'b1;
#(`clock_period*20);
end
always @(posedge clk100M)
begin
if(!rst_n)
rst_nr<=0;
else
rst_nr={rst_nr[0],1'b1};
end
assign sys_rst_n= rst_nr[1] & locked;
endmodule
异步时钟同步化：
这里模拟的是刚好在clk100M上升沿来一个复位信号，实际中肯定没有这么走运，复位时钟是随机的，因此需要在复位信号产生的后一个时钟上升沿把复位信号传出去，这样复位信号就与时钟同步。
以上两种方法都验证可靠，第一种较容易理解，第二种简单，常用