FPGA自学5——PLL锁相环

1、PLL锁相环简介 

        PLL锁相环是一种反馈控制电路，其利用外部输入的参考信号，在环路内部震荡信号的频率和相位。

        PLL锁相环类似单片机的系统时钟树，只不过FPGA编程中系统时钟树要自己生成。

         Quartus II软件提供了锁相环的IP核，可对时钟网络进行以下操作：时钟倍频、 时钟分频、相位偏移、调节占空比。

 2、 Quartus II创建锁相环

 

 

 

 

3、根据项目要求生成4路输出信号

 

 

其中pll_clk.v 文件中对应这刚才设置的内容。

 4、创建上层文件实例化底层pll锁相环

         

 编译、制定对应IO端口、下载到电路板中。

5、实际测量

示波器抓取输出的频率值，与程序设计相符。

 上面共生成了四路信号分别是：100mhz 、100mhz相位偏移180度、50mhz、25mhz